verilator
Compiling Verilog HDL simulator
Verilator compiles synthesizable Verilog (not test-bench code), plus some PSL, SystemVerilog and Synthesis assertions into an optimized model which is in turn wrapped inside a C++/SystemC module for faster execution.
Δεν υπάρχει επίσημο διαθέσιμο πακέτο για openSUSE Leap 16.0Διανομές
openSUSE Tumbleweed
openSUSE Leap 16.0
openSUSE Leap 15.6
openSUSE Leap 15.5
SLFO 1.2
SUSE SLE-15-SP1
Raspbian 11
Raspbian 10
Debian 11
Debian 10
RedHat RHEL-7
CentOS CentOS-8
CentOS CentOS-7
Ubuntu 22.04
Ubuntu 20.04
Μη υποστηριζόμενες διανομές
Οι παρακάτω διανομές δεν υποστηρίζονται επίσημα. Χρησιμοποιήστε αυτά τα πακέτα με δικιά σας ευθύνη.