verilator
Compiling Verilog HDL simulator
Verilator compiles synthesizable Verilog (not test-bench code), plus some PSL, SystemVerilog and Synthesis assertions into an optimized model which is in turn wrapped inside a C++/SystemC module for faster execution.
Es ist kein offizielles Paket für openSUSE Leap 16.0 verfügbarDistributionen
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